교육안내
- Makus 디바이스 사업부에서는 사내 자일링스 교육 센터를 설립, CPLD/FPGA를 사용,디자인을 검토하시는 엔지니어에게 효과적인 정보 전달이 이루어질 수 있도록 지원하기 위해 설립,교육을 실시하고 있습니다.
- 아래의 연간 교육 일정에 따라 진행될 예정이며, 신청은 선착순 등록이 원칙으로 신청자 수에 따라 다소 조정될 수 있음을 양해하여 주시기 바랍니다.
- 교육 과정은 기본과정과 중고급 과정이 있으며, 일정은 각각 3일,2일 과정으로 진행됩니다.

교육내용
- 기본과정
1일차 교육내용 :
CPLD Class
- 오전 : 자일링스 회사 소개 및 PLD Market 현황, CPLD 구조 소개
- 오후 : ISE, Webpack 툴 소개, 실습, ISE6 를 이용한 CoolRunner2 디자인 및 프로그래밍
2일차 교육내용 :
FPGA Class
- 오전 : FPGA 기본 구조 소개
1) Slice, I/O 자원 구조
2) 버텍스-2 구조 소개
3) 스파르탄-3 와 버텍스-2 구조 비교
4) 버텍스-2 프로 구조 소개
- 오후 : 자일링스 디자인 플로우, 아키텍쳐 Wizard와 PACE, 실습, FPGA 디자인 플로우
3일차 교육내용 :
FPGA Class
- 오전 : 결과 리포트 파일 분석 방법, 글로벌 타이밍 Constraints
- 오후 : 실습 , 글로벌 타이밍 Constraints 적용 및 분석, Implementation 옵션들
실습, Implementation 옵션 적용 및 결과 보기


교육 일정
Q1 Q2
  1차 : 2005년 1월 18일 ~ 1월 20일 (기본과정)   4차 : 외부교육으로 대체
  2차 : 2005년 2월 22일 ~ 2월 24일 (기본과정)   5차 : 2005년 5월 24일 ~ 5월 26일 (기본과정)
  3차 : 2005년 3월 22일 ~ 3월 24일 (기본과정)   6차 : Hands-on Embedded Workshop : 6월 29일
Q3 Q4
  7차 : 2005년 7월 19일 ~ 7월 21일 (기본과정)   10차 : Hands-on High speed DSP Workshop:
10월 20일
  8차 : 2005년 8월 23일 ~ 8월 25일 (기본과정)   11차 : 2005년 11월 22일 ~ 11월 24일 (기본과정)
  9차 : 2005년 9월 13일 ~ 9월 15일 (기본과정)   12차 : 외부 교육과정 (소프트웨어 진흥원)
2005년 12월 6일 ~ 8일 (매커스 과정,강사 동일)

교육 장소 및 교육 시간

- 교육장소 : 서울시 강남구 역삼동 748-14 7층 교육센터
- 교육시간 : 오전 10:00 ~ 오후 5:00

교육비 안내

- 교육비는 인당 66,000(부가세 포함) 입니다.
- 교재 및 중식 제공
- 인터넷으로 교육 신청을 하신 후 , 교육비를 입금하셔야 교육신청이 완료됩니다.
단, ISE를 구입하신 고객께서는 회사 당 2명까지 무료로 수강하실 수 있습니다

교육 등록

- 교육 신청은 각 월 교육시작전 주 금요일 오전까지 접수하며 한정된 좌석으로 인해 매회 선착순 16명까지만 수강 가능 합니다.
- 신청자 수가 최소 수강 인원(5명)이 넘지 않을 경우 강의가 취소됩니다. 강의 취소시 납입하신 수강료는 전액 환급해 드립니다.
- 웹을 통하여 교육 신청을 작성,등록하신 후 아래의 은행계좌로 교육비를 입금하셔야 신청이 완료됩니다.
( 신한은행, 371-05-019913 , 예금주 : 매커스㈜ )
- 교육비 입금시 사업자등록증 사본을 Fax.02-508-6203으로 보내주시기 바랍니다.
- 기타 문의사항은 02-3420-9411 또는 Pldedu@makus.co.kr로 연락주시면 상담해드리겠습니다.